日時
- 2026年11月13日 13時00分〜 2026年11月27日 17時00分
開催予定
プログラム
半導体製品において、テストエスケープ (不良品流出) ゼロを実現するためには、故障検出率を100%に近づけるDFT (Design for Testability) 技術が不可欠です。基本技術 (SCAN-ATPG、BIST、JTAGなど) は確立しているものの、チップの高集積化や2.5D/3D-IC化が進むにつれて、従来の技術ではテスト実装が困難になり、テストコストが膨大化するという新たな課題が生じています。 本講座は、この課題に対応するため、EDAツールによる自動化で設計エンジニアにとってブラックボックス化しているDFT技術をホワイトボックス化し、その上で2.5D/3D-IC化に対応するための最新DFT技術を解説します。
- DFT概要
- 出荷テスト (Manufacturing Test) の意義
- DFTの重要性
- ロジックDFT
- SCAN-ATPG
- LogicBIST
- 圧縮SCAN
- メモリDFTとBoundary SCAN
- MemoryBIST
- JTAG (IEEE1149.1)
- BoundarySCAN
- DFTの2.5D/3D ICへの応用
- 階層DFT
- チップレットDFT
- 2.5D / 3D IC対応DFT
受講料
- 1名様: 45,000円(税別) / 49,500円(税込)
- 複数名: 22,500円(税別) / 24,750円(税込)
案内割引・複数名同時申込割引について
R&D支援センターからの案内登録をご希望の方は、割引特典を受けられます。
案内および割引をご希望される方は、お申込みの際、「案内の希望 (割引適用)」の欄から案内方法をご選択ください。
「案内の希望」をご選択いただいた場合、1名様 42,000円(税別) / 46,200円(税込) で受講いただけます。
複数名で同時に申込いただいた場合、1名様につき 22,500円(税別) / 24,750円(税込) で受講いただけます。
- R&D支援センターからの案内を希望する方
- 1名様でお申し込みの場合 : 1名で 42,000円(税別) / 46,200円(税込)
- 2名様でお申し込みの場合 : 2名で 45,000円(税別) / 49,500円(税込)
- 3名様でお申し込みの場合 : 3名で 67,500円(税別) / 74,250円(税込)
- R&D支援センターからの案内を希望しない方
- 1名様でお申し込みの場合 : 1名で 45,000円(税別) / 49,500円(税込)
- 2名様でお申し込みの場合 : 2名で 90,000円(税別) / 99,000円(税込)
- 3名様でお申し込みの場合 : 3名で 135,000円(税別) / 148,500円(税込)
アーカイブ配信セミナー
- 当日のセミナーを、後日にお手元のPCやスマホ・タブレッドなどからご視聴・学習することができます。
- 配信開始となりましたら、改めてメールでご案内いたします。
- 視聴サイトにログインしていただき、ご視聴いただきます。
- 視聴期間は2026年11月13日〜27日を予定しております。
ご視聴いただけなかった場合でも期間延長いたしませんのでご注意ください。