先端半導体デバイスにおける多層配線技術と2.5D/3Dデバイス集積化技術 (2日間)

セミナーに申し込む
オンライン 開催

本セミナーでは、先端半導体デバイスにおける多層配線の材料・構造・プロセスの変遷、CuダマシンプロセスとPost-Cu配線材料候補及びプロセス、低誘電率 (Low-k) 絶縁膜などの最新技術を解説いたします。
また、新たな技術トレンドである「裏面電源供給」のための配線形成・貼合プロセスやDRAMやNANDの3Dメモリチップ積層とウエハレベル貼合、異種デバイス集積化 (チップレットインテグレーション) 、FOWLP/PLP、ガラスサブストレート、高周波基板材料など、幅広い技術を基礎・開発動向の両面から議論いたします。

日時

開催予定

プログラム

AI、IoT、データセンター、ADAS/自動運転、ロボティックス、5G/ポスト5Gなどのデジタル社会を支える重要基盤である高性能ロジックデバイス (MPU/CPU、GPU) やDRAM、NANDフラッシュメモリ、パワーデバイスなどに代表される先端半導体デバイスにおいて、デバイスを構成する微細トランジスタ同士を接続して論理回路を構成する多層配線に対する微細化、高密度化、低抵抗化、低容量化、高信頼化の要求が益々厳しさを増している。配線寸法やViaホール径の微細化に伴う配線・Via抵抗及び配線間容量の増大や、これらに伴う信号伝搬遅延と消費電力の増加、信頼性の低下は世代とともに極めて深刻になりつつある。 　そこで、本講ではこれまでの多層配線技術の歴史的変遷を振り返るとともに、Cuダマシン配線の製造プロセスや微細化に伴う配線抵抗増大の課題について詳しく解説した上で、Cu代替金属材料 (Ru、Co、W、Mo、Niなど) やナノカーボン材料 (CNT、グラフェン) の最新の開発動向について述べる。また、Cu配線を取り囲む誘電材料 (絶縁膜) として、配線間容量低減のために低誘電率 (Low-k) 材料を導入した経緯や課題、更なるLow-k化のための多孔質 (Porous) 材料の課題と対策、究極のLow-k技術であるAir-Gap (中空) 技術についても詳細に述べる。 　さらに、配線長を大幅に短縮化でき、超ワイドバス化や大容量・高速の信号伝送が可能になるSi貫通孔 (TSV) やウエハレベル貼合プロセスを用いたメモリデバイス (DRAM、NAND) の三次元 (3D) 積層化や、複数の半導体チップ (或いは従来のSoC (System on Chip) チップを機能ごとに分割したチップレット) をパッケージ基板上に近接配置して高性能システムを構成する2.5D/3D異種デバイス集積化 (チップレットインテグレーション) についても詳しく解説する。

先端メモリ・ロジックデバイスのためのCu及びPost-Cu多層配線技術の基礎から最新動向

(2026年7月7日 13:00〜17:00)

  1. 多層配線技術の役割とスケーリング、材料・構造・プロセスの変遷
    1. 多層配線の役割と要求、階層構造、フロアプランの実例
    2. 配線長分布と配線階層毎のRC寄与度の違い
      • Local
      • Intermediate
      • (Semi-) Global
    3. 下層 (Local) ・中層 (Intermediate) 及び上層 ( (Semi-) Global) 配線のスケーリング理論
    4. 多層配線技術の進化の足跡
    5. 配線・コンタクト・Viaホールの材料・構造・プロセスの変遷
  2. 微細Cuダマシン配線技術の基礎〜最新動向
    1. 配線プロセスの変遷 (Al-RIE⇒Cuダマシン)
    2. 金属材料の物性比較とCu選定の考え方
    3. Cu酸化拡散防止膜 (バリアメタル) の要件と材料候補
      • Ta (N)
      • Ti (N)
      • Nb (N)
      • W (N)
    4. Ta (N) の課題とTi (N) の優位性
      • 対Cu濡れ性
      • 対酸化性
    5. バリアメタル及びSeed-Cuスパッタ法の変遷と課題
    6. CVD-Ru、Co、RuCoライナーによるCu埋め込み性の改善
    7. Mnを利用した超薄膜バリア (MnSixOy) 自己形成技術
    8. Cu電解めっきプロセスの概要比較、重要性、役割、選定手法
      • Cu電解めっきプロセスの概要
      • 無電解法、Cuリフロー法、MOCVD法との比較
      • Additiveの重要性、役割、選定手法
    9. CMPプロセスの概要と研磨スラリーの種類、適用工程の拡大
    10. Cu-CMPにおける低機械強度Low-k対応施策
      • 低荷重
      • 複合粒子スラリー
      • Pad表面改質
  3. Post-Cu配線形成技術の基礎〜最新動向
    1. Cuダマシン配線における微細化・薄膜化による抵抗増大
    2. 平均自由行程からみたCu代替金属材料候補の考え方
    3. 最新開発動向から見た有力候補
      • Ru
      • Co
      • W
      • Mo
      • Ni
      • Al2Cu
      • NiAl
      • CuMgなど
    4. 金属配線の微細化限界についての考察とナノカーボン材料への期待
    5. 多層CNT (MWCNT) によるViaホールへの埋め込みと課題
    6. 多層グラフェン (MLG) による微細配線形成と低抵抗化検討結果
  4. 低誘電率 (Low-k/Air-Gap) 絶縁膜形成技術の基礎〜最新動向
    1. Cu配線に用いられている絶縁膜の種類と役割
    2. 各種配線パラメータの容量に対する感度解析結果
    3. 比誘電率 (k) 低減化の手法と材料候補
      • SiOF
      • MSQ/SiOC
      • PAr
      • BCBなど
    4. 層間絶縁膜 (ILD) 構造の比較検討 (Monolithic vs. Hybrid)
    5. 材料物性から見たLow-k材料の課題
      • 低機械強度
      • 低プラズマダメージ耐性など
    6. Porous材料におけるPore分布の改善とEB/UV-Cure技術の適用効果
    7. Porous材料におけるダメージ修復技術の効果
    8. Pore後作りプロセスの提案とLow-k材料の適用限界の考察
    9. Air-Gap技術の導入の考え方と構造・方式の比較、課題、現実的な解

先端メモリ・ロジックデバイスのための2.5D/3Dデバイス集積化技術の基礎から最新動向

(2026年7月29日 13:00〜17:00)

  1. 2.5D/3Dデバイス集積化技術の基礎〜最新動向
    1. 微細化の物理限界と2.5D/3Dデバイス集積化によるMooreの法則の継続・発展
    2. Si貫通孔 (TSV) によるデバイス集積化のメリット
    3. TSVを用いた三次元チップ積層の実例1 (DRAM/HBM)
    4. TSVを用いた三次元チップ積層の実例2 (NAND/SSD)
    5. TSVを用いた三次元チップ積層構造における発熱問題とアンダーフィル材の熱抵抗低減技術
    6. 大容量HBMにおける積層化プロセスロードマップ
      (チップ積層:CoC→ウエハ積層:WoW?、WoW&CoW?、CoW?)
    7. 3D-NANDにおけるウエハレベル貼合方式の概要
      • Xtacking
      • CBA
    8. ウエハレベル貼合技術の種類と比較、有力候補 (PAB)
    9. ウエハレベル貼合技術の課題と対策
      • 貼合の低温化
      • 貼合前平坦化
      • ベベル制御
    10. 各種チップレット技術の概要と特徴
      • CoWoS
      • InFO
      • EMIB
      • Foverosなど
    11. 各社チップレット技術の詳細とデバイス適用事例
      • TSMC
      • Intel
      • Samsung
    12. 各社のチップレット技術の整理と業界団体「UCIe」の設立
    13. 国内のコンソーシアム設立の動き
      • PSB
      • BB Cube 3D
      • ASRA
      • SATAS
    14. ウエハレベルパッケージ (FO-WLP) 技術の特長と変遷、代表的なプロセス
    15. FO-WLPとPLPの使い分け、FO-PLPの要求仕様
    16. FO-PLPにおける微細再配線 (RDL) の低コスト形成プロセスの候補
    17. 5G以降の高周波対応低伝送損失絶縁材料の候補
    18. パッケージ基板の最新開発動向 (樹脂・シリコン基板/TSV⇒ガラス基板/TGV (TDV) )
    19. CoC、CoW、WoWの主要アプリとPros/Cons、先進パッケージ技術のロードマップと市場動向
  2. ウエハ裏面への電源供給配線網 (BS-PDN、PowerVia、SPR) の形成技術の最新動向
    1. ウエハ裏面への電源供給配線網 (BS-PDN) 形成の経緯・背景と特徴、課題
    2. 埋め込み電源線 (BPR) と裏面の電源供給配線網 (BS-PDN) の接続形態と構造
    3. BS-PDNを形成するための貼合プロセス例と接続断面構造
    4. BS-PDNにおける回路ブロック面積及びIRドロップの低減効果
    5. IntelによるPoweViaの概要と特徴、テストチップの評価結果、20A世代からの採用計画
    6. TSMCもA16世代からSPRを採用へ、Samsungも2nm世代 (SF2Z) からBSPDNを採用へ
  3. 総括

受講料

案内割引・複数名同時申込割引について

R&D支援センターからの案内登録をご希望の方は、割引特典を受けられます。
案内および割引をご希望される方は、お申込みの際、「案内の希望 (割引適用)」の欄から案内方法をご選択ください。

「案内の希望」をご選択いただいた場合、1名様 66,000円(税別) / 72,600円(税込) で受講いただけます。
複数名で同時に申込いただいた場合、1名様につき 33,750円(税別) / 37,125円(税込) で受講いただけます。

ライブ配信セミナーについて

免責事項

資料は抜粋版を送付いたします。
すべてのスライドは配布いたしませんのでご了承ください。