チップレット実装の基礎とそのテスト手法及び評価技術

チップレットは多数のチップを1パッケージに集積する技術であり、従来からのチップ単体テスト手法だけでなく、チップレットのための新たなテスト手法が必要となる。 　本セミナーでは、電子回路テストの基礎技術を紹介したうえで、チップレットの概要、チップレットテストの考え方、真のKGD (Known Good Die) 選別のためのテスト手法、ウェーハプローブの課題と最新動向、インターポーザのテスト、システムレベルテスト、SDC (サイレントデータ破損) 、チップレット相互接続テストのためのバウンダリスキャンとIEEE1838規格、TSV接続障害リペア方式とUCIe規格、ハイブリッドボンディングなど超狭ピッチTSV接続を評価するための新たな計測方法などを紹介する。

1. はじめに
   1. 講師紹介
   2. 富士通の大型計算機のテクノロジーとテスト技術の歩み
   3. バウンダリスキャンの採用と普及活動
2. チップレットの概要
   1. チップレットとは
   2. なぜ、今チップレットなのか
   3. ムーア則とスケーリング則
   4. チップレットの効果
   5. チップレットの適用事例
   6. チップレット実装の例
   7. インターポーザの動向
   8. インターポーザの事例
3. チップレットテストの動向
   1. チップレット集積のテストフロー
   2. KGD (Known Good Die) の重要性
   3. ウェーハプローブテスト
   4. 真のKGD選別とIntelの戦略
   5. 積層ダイテストとファイナルテスト
   6. システムレベルテストSLT
   7. ICの構造テストと機能テスト
   8. ATEとSLTのテストメカニズム
   9. サイレントデータ破損 (Silent Data Corruptions)
   10. インターポーザのテスト (接触方式と非接触方式)
   11. EBテスタとCMOS容量イメージセンサによる非接触テスト
   12. TSMCのPGD (Pritty-Good-Die) テスト
4. チップレット間のインターコネクションテスト
   1. チップレットは小さな実装ボード
   2. 実装ボードの製造試験工程
   3. 実装ボード・チップレットの機能テストと構造テスト
   4. バウンダリスキャンの基礎知識
   5. IEEE1149.1バウンダリスキャンテスト回路
   6. バウンダリスキャンテストによるはんだ接続不良検出動作例
   7. オープンショートテストパターン
   8. ロジック-メモリ間のインターコネクションテスト
   9. チップレットテスト規格IEEE1838とチップ間相互接続テスト
   10. チップ積層後のIEEE1838 FPPによる各チップのロジックテスト
   11. チップ積層後のTSV接続障害復旧方式とUCIe規格
   12. Structural Test〜ボードテストとICテストでの違いカラ〜
   13. ポストボンドテスト方式の学会発表例
   14. TSMCのチップレットテスト事例
   15. 策定中のチップレット規格IEEE P3405 Chiplet Interconnect Test & Repair
   16. 進化するバウンダリスキャン関連規格
5. TSVの接続品質評価技術
   1. 3D-ICのチップ間接続 (TSV、ハイブリッドボンディング) の高密度化と課題
   2. TSV接合での欠陥と相互接続障害
   3. TSV評価解析技術の例
      • 断面観察
      • X線 CT画像検査
      • 電気的評価
   4. 従来評価技術の問題点…2端子法と4端子法
      • デイジーチェイン
      • ケルビン計測
   5. TSV接続評価時のアウトライヤ検出の重要性
   6. TSVの個別抵抗計測による効果
   7. アナログバウンダリスキャンIEEE1149.4による精密微少抵抗個別計測
   8. 従来のIEEE1149.4標準抵抗計測法の問題点と解決案
   9. 真のTSV個別4端子計測法の実現
   10. TSV計測回路の3D-ICへの実装例
   11. 新評価方式の適用提案
6. Q&A