チップレットは多数のチップを1 パッケージに集積する技術であり、従来からのチップ単体テスト手法だけでなく、チップレットのための新たなテスト手法が必要となる。
本講座では電子回路テストの基礎技術を紹介したうえで、チップレットの概要、チップレットテストの考え方、真のKGD (Known Good Die) 選別のためのテスト手法、ウェーハプローブの課題と最新動向、インターポーザのテスト、システムレベルテスト、SDC (サイレントデータ破損) 、チップレット相互接続テストのためのバウンダリスキャンとIEEE 1838 規格、TSV 接続障害リペア方式とUCIe 規格、ハイブリッドボンディングなど超狭ピッチTSV 接続を評価するための新たな計測方法などを紹介する。
- はじめに
- 講師Biography
- 富士通の大型計算機のテクノロジーとテスト技術
- バウンダリスキャンの採用と普及活動
- チップレットの概要
- チップレットとは
- なぜ、今チップレットなのか
- ムーア則とスケーリング則
- チップレットの効果
- チップレットの適用事例
- チップレット実装の例
- インターポーザの動向
- インターポーザの事例
- チップレットテストの動向
- チップレット集積のテストフロー
- KGD (Known Good Die) の重要性
- ウェーハプローブテスト
- 真のKGD 選別とIntel の戦略
- 積層ダイテストとファイナルテスト
- システムレベルテストSLT
- IC の構造テストと機能テスト
- ATE とSLT のテストメカニズム
- サイレントデータ破損 (Silent Data Corruptions)
- インターポーザのテスト (接触方式と非接触方式)
- TSMC のPGD (Pritty-Good-Die) テスト
- EB テスタとCMOS 容量イメージセンサによる非接触テスト
- チップレット間のインターコネクションテスト
- チップレットは小さな実装ボード
- 実装ボードの製造試験工程
- 実装ボードやチップレットの機能テストと構造テスト
- バウンダリスキャンの基礎知識
- IEEE 1149-1 バウンダリスキャンテスト回路
- バウンダリスキャンテストによるはんだ接続不良検出動作例
- オープンショートテストパターン
- ロジック-メモリ間のインターコネクションテスト
- チップレットテスト規格IEEE 1838 とチップ間相互接続テスト
- チップ積層後のIEEE 1838 FPP による各チップの機能テスト
- チップ積層後のTSV 接続障害復旧方式とUCIe 規格
- Structural Test 〜ボードテストとIC テストでの違い〜
- ポストボンドテスト方式の学会発表例
- TSMC のチップレットテスト事例
- 策定中のチップレット規格IEEE P3405 Chiplet Interconnect Test & Repair
- 進化するバウンダリスキャン関連規格
- TSV の接続品質評価技術
- 3D-IC のチップ間接続 (TSV, ハイブリッドボンディング) の高密度化と課題
- TSV 接合での欠陥と相互接続障害
- 従来評価技術 (デイジーチェイン、ケルビン計測) の問題点
- X 線CT 画像によるTSV 接続評価と課題
- TSV 接続評価時のアウトライヤ検出の重要性
- TSV の個別抵抗計測による効果
- アナログバウンダリスキャンIEEE 1149-4 による精密微少抵抗個別計測
- 従来のIEEE 1149-4 標準抵抗計測法の問題点と解決案
- 真のTSV 個別4 端子計測法の実現
- TSV 計測回路の3D-IC への実装例
- 新評価方式の適用提案
- Q&A
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- 2名様でお申し込みの場合 : 2名で 90,000円(税別) / 99,000円(税込)
- 3名様でお申し込みの場合 : 3名で 135,000円(税別) / 148,500円(税込)
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