チップレット実装のテスト、評価技術

チップレットは多数のチップを1パッケージに集積する技術であり、従来のチップ単体テスト手法だけでは不十分となり、新たなテストの考え方やテスト手法が必要となる。チップレット集積回路の歩留まりは、チップ集積前のKGD(Known Good Die)保証に大きく依存するで、その考え方やテスト手法を紹介する。パッケージ内の多数のチップ間のインターコネクションテストはチップ単体のテストにはない概念であり、チップレットテストのために新たに制定されたテスト規格IEEE1838を紹介する。なおIEEE1838規格はバウンダリスキャンテスト規格IEEE1149.1をベースとしているのでこれについても解説する。さらにチップ積層後の各チップの機能テスト手法を紹介する。最後に3D-ICにおけるチップ間3D接続のためのTSVやハイブリッドボンディングは益々高密度化が進み、デイジーチェインなどの従来評価方法では限界がある。そこで、アナログバウダリスキャン技術を応用した新たな3D接続評価技術を紹介する。

1. はじめに
   1. 講師Biography
   2. 富士通の大型計算機のテクノロジーとテスト技術のあゆみ
   3. バウンダリスキャン普及活動
2. チップレットの概要
   1. チップレットとは
   2. なぜ、今チップレットなのか
   3. ムーア則とスケーリング則
   4. チップレットの効果
   5. チップレットの適用事例
   6. チップレット実装の例
   7. インターポーザの動向
3. チップレットテストの動向
   1. チップレット集積のテスト工程
   2. KGD選別の重要性
   3. Pre-Bond Test とウェーハプローバ
   4. インターポーザのテスト
   5. システムレベルテストSLT
   6. ICの機能テストと構造テスト
   7. ATEとSLTのテストメカニズム
   8. サイレントデータ破損 ( Silent Data Corruptions)
   9. Intelにおける「真のKGD選別」のためのテスト戦略
4. チップレット間のインターコネクションテスト
   1. チップレットは小さな実装ボード
   2. 実装ボードの製造試験工程
   3. 実装ボードやチップレットの機能テストと構造テスト
   4. バウンダリスキャンとは
   5. IEEE 1149.1 バウンダリスキャンテスト回路
   6. バウンダリスキャンテストによるはんだ接続不良検出動作例
   7. オープンショートテストパターン
   8. ロジック-メモリ間のインターコネクションテスト
   9. チップレットのためのテスト規格IEEE 1838
   10. チップ積層後のIEEE 1838 FPP による各チップの機能テスト
   11. チップ積層後のTSV 接続障害復旧方式
   12. UCIe規格でのTSV リペア方式
   13. TSMCのチップレットテスト事例
5. TSVの接続品質評価技術
   1. 3D-ICのチップ間接続 (TSV, ハイブリッドボンディング) の高密度化と課題
   2. TSV 接合での欠陥と相互接続障害
   3. 従来評価技術の問題点
      • デイジーチェイン
      • ケルビン計測
   4. TSV 評価時のアウトライヤ検出の重要性
   5. TSV の個別抵抗計測による効果
   6. アナログバウンダリスキャンIEEE 1149.4による精密微少抵抗計測
   7. 従来のIEEE 1149.4 標準抵抗計測法の問題点と解決案
   8. IEEE 1149.4 標準抵抗計測法の改善で真の4端子計測法の実現
   9. TSV個別精密微少抵抗計測回路の3D-IC への実装例
   10. 提案回路の検証実験結果
   11. 提案回路のLSIへの実装 (配置配線) 事例
   12. 提案回路の適用シーン案と期待効果
6. まとめ
7. Q & A
• 質疑応答